SIA:半导体研发项目——美国技术领导力的必要创新
  • 发布机构:美国半导体协会(SIA)
  • 发布人:美国半导体协会(SIA)
  • 发布时间:2025-07
  • 报告类型: 行业
  • 关键词:CHIPS研发计划,先进封装,数字孪生,半导体计量
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  • 总页数:18
  • 报告摘要:

    2025年6月,美国半导体协会(SIA)发布《半导体研发项目——美国技术领导力的必要创新》报告,介绍了美国CHIPS研发办公室(CRDO)为促进半导体创新而实施的芯片研发计划(CHIPS),该计划包括以下项目:国家应用关键技术项目(NAPMP)、国家科学技术委员会(NSTC)、美国智能技术与创新计划(SMART USA)和芯片计量学计划(Metrology)。

    报告指出,近年来,半导体创新的重要途径不断涌现,并将继续扩展,这需要新的合作和技术开发方法。在过去的几十年里,芯片行业计算性能的提升主要通过“微缩”来实现——将芯片上的功能微型化,并在单个硅片上容纳更多的晶体管。“摩尔定律”预测芯片上的晶体管数量每两年就会翻一番。几十年来,这种创新模式带来了显著的效益,摩尔定律的进程仍在继续。然而,新的创新前沿为计算性能的飞跃发展带来了巨大的希望。这些新方法超越了摩尔定律,并呼吁“全栈”战略——在软件、材料、设计、架构和封装方面进行创新——并需要整个价值链的协作。

    芯片研发计划(CHIPS)是对美国国内半导体制造产能5400亿美元投资的重要补充。过去,半导体行业的产品周期以两年为一个周期,但随着行业向新型创新战略转型,产品周期正在加速。美国必须赢得全球半导体创新核心的竞争,才能保持这些国内设施长期处于领先地位。

    报告关键要点

    l  为了赢得全球技术领导地位的竞争,美国必须保持其在半导体创新领域的领先地位。

    l  CHIPS研发项目有潜力实施一项积极、全面且与行业保持一致的战略,该战略反映了行业最新的创新轨迹。

    l  这些项目在向获奖者部署资源方面取得了进展,其中多个项目目前正在进行中。这些项目已开始开发所需的基础设施,小型场地和大型设施的最终合同已签订,目前正在进行合同谈判。需要取得更多进展,以制定符合行业优先事项和大批量生产需求的研究议程,并开始实施该议程。

    l  随着这些项目的持续实施,它们必须维持在适当的水平,并保持对以行业为导向的规划的承诺。

    芯片研发项目概述

    美国商务部管理的4个项目旨在满足美国半导体行业不断发展的技术发展需求。这些项目在编制过程中充分考虑了行业的意见,而持续的行业洞察对于确保这些项目始终与行业合作伙伴保持密切联系至关重要。

    1.通过先进封装技术进行创新

    先进封装是一种新型半导体技术,有望加速人工智能和高性能计算(AI和HPC)领域最强大芯片的性能提升。它还将促进更快速、更经济地设计和制造可定制系统,以满足高混合、小批量市场的需求,例如对国家安全至关重要的国防应用。过去,最先进的芯片性能受限于单个二维硅片(即“系统级芯片”,SOC)上能够实现的功能。

    NAPMP的使命是制定一项整体战略,以解决这些紧迫的挑战,并促进国内先进封装产业的蓬勃发展。NAPMP战略围绕六个已确定的研究领域构建:(1)材料与基板;(2)设备、工具与工艺;(3)电力输送与热管理;(4)光子学与连接器;(5)协同设计、EDA;(6)Chiplet生态系统。

    附录一详述了六个研发重点领域及其对半导体创新的重要性。截至2025年6月,NAPMP已敲定3亿美元的资金用于其首个研发资助项目,重点关注材料和基板领域。此外,该项目还签订了一份价值11亿美元的合同,用于建立其旗舰项目先进封装试点设施(APPF)。该设施将与位于亚利桑那州的国家技术中心(NSTC)试点设施共址并协同运营。业界也在热切等待关于另外五个研发项目的资助决定,但最终的资助金额(总额达16亿美元)尚未公布。

    APPF将投资于集成制造先进封装工艺流程,以便新技术能够在商业化的封装规模上得到验证。在该设施中验证创新的可行性将大大降低技术开发过程中的风险,并使其能够更高效地集成到商业化的先进封装运营中。随着APPF计划的发展,需要与业界持续合作,以确保该设施成功建立强大的美国先进封装行业。

    2.创新全半导体技术栈

    半导体行业的创新日益强调协作,NSTC旨在为整个美国半导体生态系统建立长期的研发资源,使成熟的行业参与者、初创企业和学术界能够在国内取得广泛成功。几十年来,计算机硬件创新和计算机软件创新一直处于相对独立的循环中。硬件供应商通过集成更多晶体管来制造更强大的处理器,而软件供应商则编写程序来执行客户的计算工作负载。

    美国商务部指定Natcast(美国国家半导体技术进步中心)作为专门的非营利组织,负责运营NSTC,并通过一项长期资助协议提供63亿美元资金。NSTC的三大总体目标是:

    l  扩大美国的技术领先地位;

    l  减少原型设计和制造的时间和成本;

    l  建立并维持半导体劳动力发展生态系统。

    作为公私合作项目,NSTC的工作由美国商务部和由半导体供应链各环节顶尖技术专家组成的专家技术顾问委员会共同指导。为了提供实现这些目标所需的基础设施,NSTC正在建设三个主要设施:

    (1)原型设计和先进封装试点设施:NSTC致力于将新型制造和先进封装技术规模化,使其具备商业应用价值,并促进“实验室到工厂”的转型。新技术通常始于学术界,并以小规模和低产量进行演示。一旦概念验证完成,就必须开展大量的开发工作,使技术成熟,以便在商业市场中部署。事实上,如果不将晶圆送入完全集成的制造流程并测量其整体性能,就无法评估一项新技术的价值。原型设计和先进封装试点设施将为这一能力提供完整、集成的制造流程。该设施将位于亚利桑那州立大学研究园区。初步计划于2026年在亚利桑那州立大学启动,新设施将于2028年底竣工。

    (2)EUV加速器:极紫外(EUV)光刻技术已被证明是制造先进半导体不可或缺的重要工具,EUV光刻技术(以及其继任者高数值孔径(NA)EUV光刻技术)的持续发展对于行业跟上尖端制造技术的发展至关重要。同时,相关行业中支持光刻技术的领域也必须同步推进其技术发展。国家半导体技术委员会(NSTC)EUV加速器的任务是让这一重要工具的使用更加普及,并支持整个行业共同开发创新,更快地将新的EUV技术推向市场。该设施预计将于2025年夏季投入使用。

    (3)设计协作设施(DCF:Design Collaboration Facility):确定晶圆上数十亿个晶体管的布局以执行大规模计算工作是一项极其复杂的任务。半导体价值链的设计环节包括开发电子设计自动化(EDA)软件的公司、组装设计模块库以用于芯片设计的IP提供商,以及使用EDA软件和IP模块设计完整芯片系统的无晶圆厂公司。DCF将支持设计研发,并配备一个全新的“设计使能网关”,通过集中访问EDA软件和数据库,降低芯片初创企业的门槛。通过利用国家半导体技术委员会(NSTC)及其成员的集体购买力,DCF将加快研发进度,并显著降低与实验芯片和架构的设计和开发相关的不断增长的成本。该设施预计将于2025年夏季投入使用。

    与其他旨在支持在《芯片法案》授权到期前到期的定期研究计划的芯片研发项目不同,NSTC的使命和活动旨在超越《芯片法案》,并长期获得私营部门资金的支持。尽管在制定技术议程方面仍有大量工作要做,但NSTC正在启动长期项目和架构,以在未来数十年内成为半导体行业研究联盟。

    3.利用数字孪生技术创新

    美国智能技术与创新计划(SMART USA)(基于孪生技术的半导体制造高级研究机构)是一家新成立的美国制造业研究所,旨在推动美国半导体产业价值链中的数字孪生技术发展。数字孪生是物理系统的虚拟表示,并保持实时连接。这种架构使工程师能够虚拟地(使用真实数据流)模拟和优化流程,然后将结果直接应用于物理系统,而无需像物理试验那样受到资源密集度和时间限制。最终,数字孪生技术能够赋能数字领域的更多创新,利用人工智能降低开发成本,并加速技术上市,领先于全球竞争对手。

    数字孪生可以在多个层面创建。单个制造步骤可以进行孪生,以快速优化晶圆加工条件。在更广泛的层面上,可以对制造流程中的关键“层”(用于图案化特征的少数相关步骤)进行孪生,以了解如何协同优化这些步骤,从而形成更好的芯片。整个晶圆厂也可以进行孪生,以优化整个工厂的运营。通过在这些不同层面创建数字孪生,SMART USA的目标是将美国芯片研发和制造成本降低40%以上,并将开发周期缩短35%以上。

    美国智能技术与创新计划(SMART USA)研究所的主要举措包括:

    l  创建“数字骨干”——一个用于开发、测试和部署数字孪生的国家级平台。

    l  建立行业标准,以确保数字孪生开发和使用的互操作性、安全性和一致性。

    l  建立一个由晶圆厂、封装、组装和测试中心组成的国家级共享设施网络,以支持应用研究。

    l  推出一个数字市场,供各组织共享和交流数字孪生技术、数据和最佳实践。

    l  通过课程开发和培训,扩大具备数字孪生能力的劳动力队伍,利用数字孪生技术为超过10万名半导体工人做好准备。

    除了2.85亿美元的联邦资金外,SMART USA还获得了来自行业和学术合作伙伴超过7亿美元的非约束性承诺,五年内总投资超过10亿美元。SMART USA将联合美国顶尖研究人员和创新机构,共同致力于打造强大、有竞争力且可持续发展的国内半导体制造生态系统。

    4.计量:通过精度、验证和数字资产实现创新

    在芯片上图案化更小特征的能力,以及将多个芯片堆叠在一起实现三维异构集成的能力,有望提升半导体产品的性能。然而,鉴于行业对绝对精度的要求及其对误差的极高容忍度,制造商依赖于快速、准确、精确地表征新特征并评估其产品价值的能力。

    例如,随着特征尺寸的减小,我们工具的分辨率也必须降低,同时又不影响测量的保真度。此外,由于我们将多个元件堆叠在一起用于先进封装应用,制造商必须能够在将更多元件投入封装之前验证结构完整性和埋置界面处的粘附性等指标。

    半导体计量是一门测量芯片物理特性和电气特性的科学。CHIPS计量项目正在进行一系列高影响力的投资,旨在提升行业对非破坏性工厂工艺以及实验室工艺开发和故障分析进行关键测量的能力。

    这些投资包括在NIST开发新工具功能的硬件项目,以及生成参考文献、数据集和软件库等数字资产。为了实现《CHIPS法案》的最终目标,计量项目正在激励大学、联邦实验室的科学家、初创企业和企业,在国内推动世界领先的测量科学发展。


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